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  담당자 : 강완신
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SiP(System-in-Package) 기술

1. SiP 기술

이동통신, 반도체, 네트워크 등 IT 기술의 눈부신 발달에 힘입어 무선통신, 데이터 통신, 멀티미디어, 게임 등 여러가지 기능이 하나의 단말기에 통합된IT-Convergence 제품에 대한 시장 수요가 급격하게 팽창하고 있다. 특히 일상생활 전반에 걸쳐 언제 어디서나 컴퓨터에 접속되는 유비쿼터스 사회가 도래함에 따라 IT-Convergence 제품은 조만간 우리 생활에 없어서는 안되는 필수품으로 자리잡을 것으로 보인다. 이러한 IT-Convergence 제품에는 여러가지 기능을 가진 다수의 부품이 단일 반도체로 집약된 SoC(System-on-Chip) 기술이 필수적이나, 다음과 같은 이유 때문에 시장이 요구하는 성능, 속도, 집적도, 가격을 만족시키기가 쉽지만은 않은 실정이다.

오랜 개발 기간

막대한 개발 비용

다품종 소량 생산의 어려움

저수율 및 고가격

RF, 안테나, 센서 등 이종 소자 집적의 어려움

최근 들어 이러한 문제점을 해결하기 위해서 SiP(System-in-Package) 기술이 유력한 대안으로 떠오르고 있다. 기존 SoC 기술과 비교할 때 SiP 기술은 한마디로 상이한 기술들을 단일 패키지 위에 구현하는 것이라고 말할 수 있다. (그림 1) DVD 플레이어에서 SoC 기술 및 SiP 기술의 구현 예를 나타낸 것인데, SoC 기술은 모든 블록을 단일 칩으로 구현한 후 칩 외부에 수동 소자와 이종 소자를 결합시킨 것이고, SiP 기술은 여러 블록을 개별적인 칩으로 구현한 후 수동 소자와 이종 소자까지 한꺼번에 단일 패키지에 결합시킨 것이 차이점이다. (그림 2) SiP 기술의 단일 패키자 통합을 나타낸 것이다. (그림 3)은 실제 구현된 MP3 플레이어용 SiP인데, 0.25 공정으로 제작된 디지털 칩과 0.35 공정으로 제작된 아날로그 칩을 단일 패키지로 집적한 것이다. SiP 기술에서는 여러 칩을 수직으로 적층하는 3-D SiP로 면적을 크게 줄이기도 하는데, (그림 4) Intel에서 개발한 3-D SiP의 예이다.

2. 기존 기술과의 비교

SiP 기술의 정확한 의미는 단독적인 기능 시스템 혹은 서브 시스템에 대한 요구 사항들의 전부 또는 상당 부분을 단일 패키지에 통합하고자 하는 공정/설계/제작 기술 모두를 포함하는 종합 기술, 새로운 구현 기술이라고 할 수 있다[1]. SiP 기술은 종종 기존의 MCM(multi-chip module) 기술과 같은 부품 기술과 혼동되기도 하나, 이들 기존 기술과 많은 공통점이 있음에도 불구하고 근본적인 차이점은 MCM 기술과 같은 부품 기술은 전체 시스템의 성능 향상을 위한 접근에서 시작되었으며 단독 시스템을 위한 기술로 개발되지 않았던 반면에 SiP 기술은 단독 시스템 통합을 위한 구현 기술이라는 것이 결정적인 차이이다 [1].

SoC 기술은 시스템으로 구현하고자 하는 여러가지 기능을 단일 칩에 구현하는 기술이다. 원래는 소프트 IP(intellectual property)를 통합하여 공정에 독립적으로 단일 칩을 구현하고자 하였으나 실제로는 제조 공정에 대한 의존성을 효과적으로 제거하지 못하는 단점을 가지고 있다. 반면에 SiP 기술은 하드 IP를 기반으로 이미 제작된 개별 블록을 크게 바꾸지 않고 단일 패키지로 통합하기 때문에 제조 공정에 대한 의존성이 적고 비교적 쉽게 효과적으로 시스템을 집적할 수 있다. 이러한 면에서 SiP 기술을 기존의 부품 기술이나 SoC 기술과 비교하면 다음과 같다.

SoC 기술은 칩 기술이 시스템 자체를 의미하지만 SiP 기술은 SoC 기술을 포함한 모든 칩들을 하나의 부품으로 고려한다.

SiP 기술은 부품 기술이라기 보다는 부품을 경제적으로 통합하여 제품 경쟁력을 높이는 시스템 설계 방법론이다.

SiP 기술은 칩 또는 부품을 제작하는 SoC 기술과 부품 기술의 상위에 자리잡은 시스템 통합 기술이다.

 (그림 5) (그림 6) SoC 기술과 SiP 기술의 장단점을 비교한 것인데, SiP 기술의 장점은 크게 다음과 같다.

기존에 개발해 놓은 개별 칩 설계를 큰 변경 없이 그대로 사용할 수 있기 때문에 시장 공급 시간(time-to-market)이 짧다.

기존 칩을 사다가 단일 패키지로 결합시킬 수 있기 때문에 초기 개발비가 적다.

기존 칩을 여러가지로 결합하여 원하는 시스템을 만들 수 있기 때문에 다품종 소량 생산이 용이하다.

단일 칩으로 제작되는 SoC 기술에 비해 여러 블록을 개별 칩으로 제작하기 때문에 수율이 높고 가격이 낮다.

RF, 안테나, 센서 등의 이종 소자와 저항, 캐패시터, 인덕터 등의 수동 소자를 한꺼번에 집적하기 때문에 시스템 전체를 단일 패키지로 구현할 수 있다.

제조 공정이 서로 달라서 단일 SoC로 통합되기 어려운 여러 개의 칩을 단일 패키지로 통합하기 때문에 소형 경량화가 가능하다.

(그림 7)은 무선 통신 단말기가 발전하면서 SiP가 도입되는 과정을 나타낸 것인데, 여러 개의 칩 및 개별 소자로 구성된 단말기가 SiP로 구현되면 면적이 30%로 감소함을 알 수 있다.

3. 시장 동향

 (그림 8) SiP 기술과 SoC 기술의 speed-density product를 나타낸 것인데, 속도와 집적도를 종합적으로 고려할 때 SiP 기술은 SoC 기술보다 우위를 점할 것으로 예측된다. SiP 기술은 경제성 측면에서 특히 뛰어나서 Alpine Microsystems SIA Road Map 등의 국제 시장 조사 기관은 2005년부터 SiP 기술에 기반한 제품 시장이 급성장할 것으로 예측하고 있다. Electronic Trend Publication에 의하면 모바일용 SiP 제품군은 2005 6억 개에서 2006 12억 개로 2배 가량 성장하리라 예측하고 있다. 고급 Package 기술의 적용사례로 2005년에 전세계 Flip-chip 공정 웨이퍼가 약 400만 장(8인치, 12인치 포함) 정도 생산되었고 2006 년에는 1,600만 장 정도로 성장할 것으로 예상하고 있다. 또한 노키아 8310 휴대폰 내부의 361 개의 소자 중 46% RF 관련 소자이며 이 중 90% 가 수동 소자인데, 앞으로 대부분의 수동 소자가 SiP 로 집적될 것으로 예상된다.

 (그림 9) Prismark에서 SiP 시장을 예측한 결과인데 무선 통신 단말기 분야가 가장 큰 시장을 형성할 것으로 예측된다. SiP 기술은 고성능 차세대 PC 부품, 무선 통신용 부품뿐 아니라 MEMS, 카메라 폰 모듈 등에도 활발히 도입될 것으로 여겨진다. 시장 분석가들은 향후 대부분의 IT-Convergence 제품이 SoC, RF 모듈, 메모리, 내장형 수동 소자, 안테나, 센서 등을 SiP로 통합하여 가격, 면적, 전력 소모 등을 절감하고 시장에 빠르게 대응하는 추세를 보일 것으로 예측하고 있다.

메모리 반도체 시장에서도 SiP 기술에 대한 수요는 급증하고 있다. 메모리 반도체의 단일 패키지화가 절실하게 요구되면서 현재 모바일 기기에 사용되는 MCP(multi-chip package)와 더불어 차세대 고속 DRAM SiP 기술을 채택하려는 움직임을 보이고 있다. 이러한 점을 감안하면 국내 SiP 시장의 규모 역시 급격하게 성장할 것으로 보인다.

4. 요소 기술

SiP 기술은 아직 초창기 개발 단계로 설계 기술, 공정 기술, CAD 기술 등에서 많은 연구가 선행되어야 한다. 특히 시스템 통합적인 성격을 감안한다면 시스템 업체의 요구에 따라 칩 설계 및 제작 업체가 수요자로써 통합되고 패키지 모듈 외에 여러 기판 공정을 지원하는 업체가 결합되어 모듈 설계 기술을 위한 CAD 및 방법론을 구축해야 한다.

(그림 10)은 애플리케이션에 따른 SiP 구현 및 요소 기술을 나타낸 것이다. SiP 설계 및 구현에 필요한 기술은 크게 SiP 설계 기술, SiP 패키징 기술, SiP CAD 기술로 나눌 수 있다. (그림 10)에서 알 수 있듯이 SiP 기술은 개별 기술의 나열이 아니라 유기적인 관계를 가진 통합 설계 기술이다. 각각에 필요한 세부 기술은 다음과 같다 [1].

. SiP 설계 기술

- Chip Level Components: power distribution network: power distribution network, design for test, power management

- Packaging Level Components: high-density package, high-speed package, multiple power structure

- PCB Level Components: mobile products PCB, high-speed/high-power product PCB, EMI-aware structure, multiple power/hybrid mobile structure, intra-board communication structure

- Discrete Level Components: antenna, VRM/battery, discrete R,L,C, human interface device

. SiP 패키징 기술

- Bonding Process: wire, lead frame, BGA, super via

- Stacking Process: planar structure, vertical structure, 3D structure

- Substrate Process: LTCC, FR4, silicon carrier, ceramic, organic

- Embedded Passive Process: high/low dielectric, high/low receptive R, patched/ printed inductor

- Antenna Process: patched/ printed antenna

. SiP CAD 기술

- 요소 통합 도구: chip-package-board co-simulator, circuit simulator, system-level LVS checker, system-level DRC checker, system-level parasitic extraction and modeling verificator

- 신호 검증 도구: simulator for signal integrity/power integrity/electromagnetic interference/ noise

- 동작 검증 도구: simulators for system-integration/system-level function verification,/ system-level yield analysis

5. 결론

SiP 기술은 시장 공급 시간이 짧고 초기 개발비가 적으며 다품종 소량 생산이 용이하고 수율이 높으며 가격이 낮고 시스템 전체를 단일 패키지로 통합할 수 있고 소형 경량화가 가능하다는 장점을 가지고 있어서 상업적으로 큰 관심을 끌고 있으며 향후 시장 규모도 급격하게 커질 것으로 예상된다. SiP 기술은 전세계적으로 초창기 단계이며 국내 반도체 및 패키지 산업이 세계적인 수준임을 감안할 때 국가적인 관심과 지원이 뒷받침해 준다면 반도체 산업, 단말기 산업, 이동 통신 산업 등 국내 IT 산업 전반에 크게 기여하고 국민 소득 2만 달러 시대를 열어가는 원동력이 될 것으로 기대된다.

<참 고 문 헌>

[1]  월간 전자부품, 저전력 SoP용 칩 패키지 Co-Design의 설계 이슈, 2006. 3.

[2]  반도체설계교육센터 공개강좌, System-in-Package 설계 및 공정 기술, 2004. 6.

[3]  SoP설계연구회 워크샵, SoP Workshop for Chip-Package Co-Design, 2004. 12.

 

 

 

 

1. 개요

1947년 윌리엄 쇼클리에 의해 최초의 트랜지스터가 개발된 이래, 반도체 산업은 타분야의추종을 불허하는 급격한 발전 속도를 자랑해왔다. 1990년대 여러 개의 반도체 시스템을 하나의 칩에 집적하는 SoC(System-on-Chip)가 발표되었으며, 최근에는 사용자가 요구하는 IT 시스템 솔루션 전체를 하나의 칩에 집적하는 IT SoC가 각광을 받고 있다[1].

무어의 법칙에서처럼, SoC 기술이 기하급수적인 속도로 발달함에 따라 SoC 기술이 향후 어떠한 방향으로 발전할 것인지, 트랜지스터의 크기와 집적도는 어느 정도나 될 것인지, 어떠한 기술이 장애 요인이 되고 어떠한 방법으로 극복할 것인지 등에 관한 동향을 예측하기가 점점 어려워지고 있다. SoC 기술은 단순히 반도체를 설계하기만 하면 되는 것이 아니라 반도체 공정, 설계, 생산, 시스템, 설비 등의 여러 가지 분야가 하나의 프레임워크 내에서 유기적인 관계를 이루어 함께 발전해 나가야 하기 때문에 이들 분야를 통합적으로 분석하고 동향을 예측하는 일이 SoC 기술 발전에서 중요한 몫을 차지하고 있다.

ITRS(International Technology Roadmap for Semiconductor)[2]는 미국 반도체 산업 협회인 SIA(Semiconductor Industry Association) 주도로 반도체 기술의 장기적인 기술 동향을 예측한 로드맵이다. ITRS는 비상업적인 순수한 기술 로드맵이며 향후 15년 동안의 반도체 기술 동향을 예측하고 반도체 및 관련 산업이 발전해 나가는 가이드라인을 제시한다. ITRS는 매 2년마다 한번씩 정식 로드맵이 발표되며 로드맵이 발표되지 않는 중간 해에는 전년도의 로드맵에 대한 업데이트를 발표한다. 1993년 미국 SIA 단독으로 NTRS(National Technology Roadmap for Semiconductor)를 발표한 것을 시작으로 1999년에는 한국의 KSIA, 유럽의 EECA, 일본의 EIAJ, 대만의 TSIA가 참가하여 명실공히 국제적인 반도체 기술 로드맵인 ITRS가 결성되었고, 2003년에는 900여 명의 반도체 전문가가 참여한 ITRS 최신판이 발표되었으며 2004년 말에 업데이트가 발표될 예정이다. 본 고에서는 ITRS 최신판인 2003년판을 중심으로 SoC 기술 동향을 소개한다.

2. SoC 전반적 동향

ITRS기술 로드맵은 SoC 기술의 발전 동향을 단기 동향(2004~2009)과 장기 동향(2010~ 2018)으로 나누고 있다. 2001 ITRS에서 가장 문제가 되었던 것은 무어의 법칙이 한계에 부딪칠 것인가였는데, 그 후 2년간 SoC 기술은 공정 기술, 소자 기술, 설계 기술이 주의 깊게 서로 협력해 가면서 최적화함으로서 무어의 법칙을 계속 지켜왔고, 2003 ITRS에서는 앞으로도 상당 기간 무어의 법칙이 계속될 것으로 예측하고 있다. 본 고에서는 2004~2009년의 단기 동향을 정리하여 소개하고자 한다.

. 소자 및 공정

성능 향상 및 면적 감소를 위해 게이트 길이를 급격하게 줄여나감에 따라 소자 파라미터의 최적화가 점점 어려워지고 있다. short channel effect를 줄이기 위한 ultra-shallow junction을 구현하기 위해서 precise doping profile design precise process control이 요구된다. Gate insulator는 점점 얇아지지만 이에 따른 leakage current의 급격한 증가 때문에 2007년경에는 high-k material이 사용될 것이다. Strained-Si, metal gate, ultra-thin body SOI MOSFET, multiple-gate MOSFET 등의 새로운 소자들의 사용을 고려해야 할 것이다.

. 전력 소모

저동작전력(LOP) 및 저대기전력(LSTP) 시스템을 비롯한 저전력 SoC 시스템의 중요성이 날로 증가하며, 특히 leakage current를 줄이는 것이 핵심 기술이 될 것이다. gate leakage가 급격하게 증가하기 때문에 2006년경에는 모두 high-k material의 사용이 필요할 것이다. 공급 전압을 낮추기가 점점 어려워지기 때문에 ultra-thin body SOI MOSFET, multiple-gate MOSFET 등의 새로운 소자의 도입이 적극 고려될 것이다. 새로운 기술을 도입하지 않는다면 향후 15년 동안 MPU 등의 전력 소모는 25배 이상 증가하여 패키징이 견딜 수 있는 한계를 넘어설 것이기 때문에 SoC에는 power management unit의 도입이 필수적이 될 것이며, 대기 전력 및 동작 전력을 줄이기 위한 multiple-Vt, multiple-Tox, multiple-Vdd 등의 여러가지 기법이 적용될 것이다. 또한 SoC 하드웨어 기술로 전력 소모를 줄이는 것에는 한계가 있기 때문에 소프트웨어적인 기술도 적극 개발되어야 할 것이다.

. SIP

SoC 집적도가 증가하고 전력 소모가 급증함에 따라 시스템의 각 블록을 서로 다른 방식의 회로 및 공정으로 제작한 후 이들을 하나의 패키지에 집적하는 SIP(System-in-Package)가 발전할 것이다. SIP에서는 테스트 기술이 큰 몫을 차지하며, 특히 structured design-for-test, known good die, sub-assembly test와 같은 기술의 개발이 필요할 것이다. Non-stacked die에서는 manufacturing repair도 중요하게 될 것이다.

. 어셈블리 및 패키징

assembly packaging 기술의 중요성이 점차 커질 것이다. SoC의 성능을 높이고 설계시간을 단축하기 위해서 chip packaging의 설계를 동시에 진행하는 chip and package co-design이 개발되어야 할 것이다. 이를 위해서는 electrical characteristics, thermal dissipation, thermo-mechanical stress 등까지 고려하는 simulation tool design methodology개발이 필요하다. 특히, RF mixed-signal 등에서는 interconnection capacitance inductance가 큰 영향을 미치기 때문에 EDA 회사들이 이들을 반영하는 CAD tool을 개발해야 할 것이다.

. 메모리

DRAM scaling되면서 25~30fF memory capacitance를 확보하기 위해서 high-k material 3D 메모리 구조의 도입이 필요하게 될 것이다. 캐패시터 구조는 metal-insulator-silicon 구조에서 metal-insulator-metal 구조로 옮겨가게 될 것이다. 플래시 메모리에서는 scaling write voltage reduction 때문에 thinner interpoly and tunnel oxide가 필요하며, 최종적으로는 플래시 메모리 공정에서도 high-k material의 도입이 필요하게 될 것이다.

. 모델링

5~40GHz의 초고속 회로에서는 interconnect parasitic delay의 정확한 모델링이 가장 큰 문제가 될 것이며, process variation의 변화에 따른 statical analysis도 중요하게 될 것이다. 시뮬레이션 속도를 높이고 RF 회로에서의 측정 횟수를 줄이기 위해서 active device passive device에 대한 compact modeling이 필요할 것이다. 또한 parameter extraction은 표준 I-V, C-V측정을 바탕으로 해야 할 것이다. crosstalk, substrate return path, substrate coupling, EM radiation, heating 등 지금까지 비교적 덜 고려되었던 부분에 대한 고려가 필요할 것이다.

3. SoC 시스템 동향

ITRS는 반도체 산업을 크게 SoC, Analog/Mixed Signal(AMS), MPU로 나누고, 각각에 대해서 시장적 요소와 기술적 요소를 분석하여 < 1>과 같이 전망하였다.

여러가지 애플리케이션이 표준 CMOS 공정에 통합될 수 있는지는 SoC의 성공을 결정하는 핵심 요소의 하나이다. (그림 1)에서 보듯이 2004년에 대부분의 애플리케이션이 표준 CMOS 공정에 통합되고, 2006년에 electro-biological application이 통합 될 것으로 보인다.

고성능 SoC의 경우에는 칩 내부와 보드 사이의 데이터 병목 현상을 제거하기 위해서 high-speed link의 개발이 필수적이다. 이러한 high-speed link는 점대점 방식을 사용하며 연결선을 transmission line으로 모델링해야 한다. high-speed link transceiver, wire, receiver, timing recovery circuit의 네 부분으로 이루어지며, optical system, chip-to-chip connection, backplane connection등에 사용된다.

저전력 SoC의 경우 PDA, 디지털 카메라 등의 휴대용 기기에 주로 사용된다. < 2> PDA에 사용되는 저전력 SoC의 시스템 요구 사양을 나타낸 것이다. 이 저전력 SoC CPU, DSP, 각종 연산 엔진, SRAM, embedded DRAM 등을 내장하고, 프로세서 코어는 4×/node, 메모리는 2~4×/node로 증가한다. 다이 크기는 2018년까지 10%/node로 증가하고, 최대 온칩 클록 주파수는 MPU의 약 5~10% 정도이며, 최대 전력 소모는 100mW, 대기 전력 소모는 2.1mW로 제한된다.

SoC의 전력 소모는 aCVDD2f+IoffVDD로 주어지는데 이때 첫번째 항은 동작전력, 두번째 항은 대기전력에 영향을 미친다. SoC를 사용 목적에 따라 저대기전력(LSTP), 저동작전력(LOP), 고성능(HP)으로 나눈다면 저전력 SoC는 여러 개의 코어가 각각 LSTP, LOP, HP 등의 방식으로 설계되고 이들이 하나로 집적되는 방식을 취해야 각각의 코어 특성에 따라 동작 전력, 대기 전력 등을 효과적으로 줄일 수 있다. (그림 2)는 저전력 기술이 적용되지 않았을 때 PDA SoC 칩의 동작 전력 소모, 대기 전력 소모, 메모리 전력 소모, 총 전력 소모를 예측한 것이다. 이 값은 lower bound이기 때문에, 실제적인 전력 소모는 이보다 더 클 수 있다. 위에서 언급했듯이 칩의 발열량과 배터리 수명을 고려한다면 0.1W 정도가 한계이기 때문에, 향후 지속적으로 각종 저전력 기술을 연구해야 함을 알 수 있다.

4. SoC 설계 동향

SoC의 집적도가 높아짐에 따라 여러 가지 문제점이 발생할 것으로 예상된다. 본 고에서는 이들 중에서 설계 과정의 여러 가지 단계가 복합적으로 작용하는 부분을 먼저 살펴보고, 각 설계 단계별로 문제점 및 고려 사항을 살펴본다. 먼저 설계 과정의 여러가지 단계가 복합적으로 작용하는 부분은 크게 productivity, power, interference, error tolerance를 들 수 있다. SoC의 집적도가 높아짐에 따라 productivity 2×/node보다 크게 작아야 하며 이를 위해서는 verification 기술, embedded software design, 여러 가지 다른 설계 방법으로 설계된 코어를 잘 조합하는 방법, analog/mixed signal의 설계와 테스트 자동화 기법 등이 필요하다. power를 줄이기 위해서는 3장에서 설명한 바와 같이 SoC 내의 여러 블록을 서로 다른 저전력 기법을 사용하여 전력 소모를 최적화 한 후 이를 SoC 내에 집적하는 방법을 들 수 있으며, interference noise characterization, modeling, analysis, estimation이 필요하며, error tolerance는 설계 과정에서 robustness를 자동적으로 삽입해주는 방법을 들 수 있다.

SoC 설계 과정에서 고려해야 할 점은 < 3, 4, 5, 6, 7>과 같이 design process, system-level design, logical/circuit/physical design, design verification, design test의 다섯 가지로 나눈다. 표에서 S SoC, P MPU, A analog/mixed signal, M memory를 나타낸다.

5. 결 론

본 고에서는 반도체 기술의 장기적인 기술 동향을 예측한 기술 로드맵인 ITRS를 바탕으로 SoC 기술 동향과 향후 발전 방향을 살펴보았다. SoC 전반적 동향에서는 소자 및 공정, 전력 소모, SIP, 어셈블리 및 패키징, 메모리, 모델링에 대해 살펴보았고, SoC 시스템 동향에서는 고성능 저전력 SoC 설계를 위한 여러 가지 기술 동향을, SoC 설계 동향에서는 design process, system-level design, logical/circuit/physical design, design verification, design test에서 이슈가 되고 있는 부분에 대해 살펴보았다. 국내에서도 이와 관련한 여러 가지 연구가 정부에서 의욕적으로 추진하고 있는 IT SoC기술 개발과 맞물려 활발하게 진행 중이다. 본 고에서 살펴본 여러 가지 기술 동향은 장차 우리나라를 세계 최고 수준의 IT SoC 선진국으로 도약하기 위한 밑거름이 될 것으로 생각된다.

<참 고 문 헌>

[1] IT 차세대 성장동력 기획보고서 (IT SoC), 정보통신연구진흥원, 2003. 11.

[2] International Technology Roadmap for Semiconductors 2003 Edition, ITRS, http://public.itrs.net/Files/2003ITRS/Home2003.htm, 2003. 12.

 

 

 

 

이동통신 단말 SoC 산업 및 기술 동향

이동통신은 그동안 1세대 AMPS에서부터 CDMA 등을 거쳐 CDMA2000 1X EV-DO, 4세대 등으로 계속 발전하고 있으며, 이에 따라 이동통신용 RF, 베이스밴드, 멀티미디어 SoC의 산업 및 기술 발전의 견인차가 되고 있다. 이러한 이동통신 SoC의 산업 및 기술 동향을 소개한다.

1. 개요

이동통신기술은 단순히 이동 중에 아날로그로 전화를 송수신하는 1세대로부터 데이터 통신을 비롯하여 동영상 멀티미디어를 제공하고 있고, 속도의 향상과 더불어 향후 광대역 통신망에 접속할 수 있는 IP기술의 도입하고 있는 중이다. 이에 따라 이동통신용 SoC 또한 많은 발전을 거듭해 왔고, 현재는 카메라/캠코더 기능, MP3, 위성 DMB, TV, 리모콘, 터치패드, 스테레오 기능 등 전통적인 전화기능에 여러 가지 부가기능이 통합된 컨버전스의 형태로 출현하고 있다.

통신기능에 있어서는 이동통신 기술의 발전형태에 따라 (그림 1)과 같이 분류할 수 있다.

크게 볼 때 CDMA 계열과 GSM 계열이 각각 독립적으로 발전해 오면서 IMT-2000 이후 4세대에서는 통합된 규격이 될 가능성이 많다.

또한, 멀티미디어 측면에서 볼 때 이동통신 단말은 (그림 2)와 같이 발전될 것으로 전망하고 있다.

2. 이동통신용 SoC 산업 동향

. 시장 동향

iSupply 2002년 자료를 보면, 전세계 이동통신 표준에 따른 이동통신 단말기 생산 대수는 < 1>과 같다. 1997년 아날로그 휴대폰이 44.4%를 차지하였으나 2004년부터는 1% 미만으로 떨어질 것으로 전망되어 디지털 휴대폰으로 완전히 정착할 것임을 알 수 있다. 총 휴대폰 생산 대수는 1997년 총 2억 대에서 2006 17억 대까지 증가할 것으로 전망하고 있다. 2세대 휴대폰의 경우 2006년에 IS-95 계열의 CDMA 휴대폰은 거의 자취를 감출 것으로 전망되지만 GSM 휴대폰은 여전히 1.7억 대 정도가 생산될 전망이고, TDMA 휴대폰도 7,400만 대로 완전히 없어지지는 않을 전망으로 개도국이나 매우 소규모 사업자들에게 아직 존재할 것으로 예상되기 때문으로 보인다. 또한, 2.5세대의 경우 2006 GPRS 휴대폰은 약 9억 대 규모, CDMA 1X 휴대폰은 3.8억 대 정도가 될 것으로 전망되며, 3세대에서는 WCDMA가 약 3천만 대 규모가 될 전망이다.

SoC를 비롯한 반도체의 시장 전망은 < 2>와 같다. 휴대폰에 사용되는 반도체는 1997 82억 달러에서 2006 211억 달러 규모로 성장할 전망이며, DSP와 로직 및 아날로그 ASSP, 디스플레이 드라이버, 광학용 반도체의 규모와 성장률이 두드러진다. 이것은 전통적인 전화기능에서 카메라 등 새로운 기능의 융복합화에 따른 추세로 보여진다.

융복합화에 따른 대용량 데이터를 저장하기 위하여 비휘발성 메모리의 수요가 증가할 것으로 예상되는데, < 2> Flash 메모리의 경우 연평균 성장률이 제자리 걸음을 하는 것으로 유추해 볼 때 대용량 메모리가 필요한 휴대폰의 등장은 2006년 이후로 조금 더 기다려야 될 것으로 보인다.

DSP의 경우는 2001년부터 2006년까지 연평균 성장률 15%의 고속성장을 할 것으로 예상하고 있는데, 이것은 2006년까지는 통신, 멀티미디어 처리 등 모든 기능이 1개의 SoC 안에 집적화되지 못할 것으로도 볼 수 있으며, 향후 SoC기술의 발전과 더불어 완전히 one chip화된 SoC의 등장이 기대되나, 대규모 집적화에 따른 여러 가지 문제점이 해결되어야 하므로 조금 더 늦어지는 것이 사실이다.

디스플레이 드라이버는 2001년부터 2006년까지 연평균 성장률 16%의 고성장이 예상되는 데, 휴대폰용 디스플레이의 발전에 따라 TFT-LCD, 유기 EL 등의 디스플레이 자체의 변화뿐만 아니라 화소수, 표현가능한 색상 수 등이 계속 증가하고 있으므로 새로운 디스플레이 드라이버의 수요가 지속적으로 증가하기 때문으로 풀이된다.

아날로그 및 로직 ASSP 2001년부터 2006년까지 연평균 성장률은 각각 8.7% 5.6%로 증가하고 있는데, 휴대폰의 부가기능을 위한 ASSP의 수요 증가에 기인하는 것으로 보인다.

(그림 2) < 2>에서 보는 바와 같이 2006년 정도까지는 WCDMA/CDMA2000 1X EV-DO, 카메라 또는 캠코더, VOD, 휴대인터넷 정도의 기능이 탑재된 휴대폰이 주류를 이룰 것으로 전망된다.

< 3>에는 휴대폰용 반도체의 각 기능 블록별 반도체 시장 전망을 보여주고 있다. 이 부분에서도 전통적인 전화기 기능의 베이스밴드 부분과 RF 및 전력증폭기(Power Amplifier)의 매출 증가율이 각각 9.8%, 6.7%인 것에 비하여 기타 반도체의 증가율은 22%로 매우 높음을 알 수 있다. < 2>의 분석과 같은 이유로 휴대폰의 다기능화, 복합화의 추세를 반영하는 것으로 보인다. 같은 이유로 메모리의 증가율은 감소하고 있다.

. 업체 동향

휴대폰용 반도체 업체 순위를 알기 위하여 무선통신용 반도체 업체의 순위를 보면 < 4>와 같다. 무선통신용 장비는 아날로그 및 디지털 무선전화기(cordless phone), 휴대폰, 무선호출기, 무선광대역접속장치, 무선랜, 이동통신기지국, 기타로 나눌 수 있는데, iSupply 2003 Q3의 매출 전망 자료를 보면 2002년에 분야별로 각각 1.4%, 2.7%, 58.1%, 0.6%, 0.1%, 0.8%, 0.5%, 22.4%, 13.4%를 차지하고 있다. 따라서, 이동통신 단말 및 기지국용 반도체가 전체의 80% 이상을 차지하고 있는 것으로 볼 때 무선통신용 반도체 매출 순위는 대체로 이동통신용 반도체 매출 순위와 유사하다고 볼 수 있다.

< 4>를 보면 TI, 인텔에 이어 CDMA용 모뎀 및 RF칩을 제공하는 퀄컴이 3위를 차지하고 있으며, GSM 계열의 칩셋 공급자인 STMicroelectronics, 필립스 등도 수위를 달리고 있다. 특기할만한 사실은 1위부터 10위까지 순위는 2001년과 비교하여 달라지지 않았다는 점이고, 삼성이 20, 하이닉스가 33위로 대부분 메모리 반도체의 매출에 기인하는 것으로 보인다.

3. 이동통신용 SoC 기술 동향

이동통신 시스템의 다기능, 복합화, 저가격, 소형화 요구가 증가하여 높은 효율을 얻기 위한 SoC 및 각 부품간의 상호 의존성이 증가하고, 단말 제조업체에서 개발 비용을 줄이기 위해 SoC 및 부품 업체에 완성도 높은 Total solution을 요구함에 따라, SoC 뿐만 아니라 운용 소프트웨어까지 통합되어 시스템 수준에서 성능 검증이 가능한 시제품과 개발 환경을 제공해야 하는 방향으로 나아가고 있다. 개발환경 및 운용 S/W에서 국내의 WIPI 기술이 칩셋과 격리된 상태에서 개발되고 있는 것과는 대조적으로 퀄컴에서는 자사의 MSM칩 위에서 운용되는 BREW를 개발하여 보급하려고 한다.

RF 부분으로는 과거에는 주로 GaAs화합물 반도체가 이용되었으나, 현재는 SiGe BiCMOS, CMOS 반도체 기술로도 2GHz급에 사용할 수 있을 정도로 소자의 성능을 만족시키고 있어서 대부분의 상용 칩들에 SiGe 기술이 적용되고 있으며 향후에는 저가의 CMOS 기술도 많이 활용될 것이다. 퀄컴의 Zero-IF 방식 RadioOne 칩셋 중 RFR6122, RFT6122 칩이 처음으로 RF CMOS 기술로 제작되어 2003 11월 발표되였고, 2004 Q2에 샘플 공급의 가능하게 되며, Silicon Lab사의 CMOS 기반 RFIC는 이동통신 및 광통신용으로 이미 수백만 개 이상의 칩셋이 판매되고 있다. 그러나 전력증폭기에는 아직도 화합물반도체 기반의 MMIC를 사용하고 있다. 이는 Si 보다 전자이동도가 높고 소비전력이 작아서 고출력용 IC를 제작하기 적합하기 때문이다.

또한, 기술 개발만이 중요한 문제가 아니라 마케팅 전략에서도 매우 정교한 전략이 필요하다. 예를 들어, CDMA SoC의 경우 표준의 완성과 거의 동시에 상용 시제품을 공급하는 한편, 향후 개발될 SoC에 대한 로드맵까지 제공함으로 인해 단말 제조업체는 새로운 기능의 SoC 출시 일정에 맞추어 새로운 기능을 탑재한 단말을 제조하기만 하면 되도록 하고 있다. 따라서, 외국 업체의 지속적인 마케팅에 비해, 국내 업체는 최근에 와서야 상용 제품 수준의 개발을 마친 경우가 많아서 초기 시장 진입에 어려움을 겪는 상황이다.

또 한가지 마케팅을 고려한 기술 개발 전략으로 각 기능블럭의 통합화 전략으로 퀄컴의 RadioOne이나 TI사의 OMAP과 같이 2~3개의 SoC에 모든 것을 통합함으로써 전체 휴대폰의 칩셋을 자사의 칩셋만을 사용할 수 밖에 없도록 하는 전략을 구사하고 있다.

. 퀄컴의 RadioOne 솔루션

그동안 퀄컴은 CDMA SoC에만 주력하였으나 MSM6200부터는 CDMA GSM을 지원하는 칩을 개발하기 시작하여 MSM6700에서는 CDMA 1X, CDMA 1X EV-DO, EV-DV, GSM/GPRS를 지원하여 빠르면 올해부터 시제품을 출시할 예정이다.

. TI OMAP 플랫폼

DSP MCU에 주력하던 TI 2002년부터 무선통신 관련 SoC를 추가하여 사업영역을 넓히고 있다. 최근 90nm CMOS 공정을 사용하여 1GHz까지 동작가능한 ARM11 아키텍처, TI DSP기반 멀티미디어 처리기능 등을 탑재한 OMAP2 시리즈를 발표하였고, TCS 시리즈의 GSM/GPRS, WCDMA 칩셋을 부가하여 다기능 멀티미디어 처리가 가능한 휴대폰 솔루션을 제공하고 있다.

. 국내 기술개발 현황

국내는 삼성과 LG에서 CDMA WCDMA 칩을 개발 중에 있으며, 휴대폰용 SoC 벤처기업인 이오넥스는 2002 10 CDMA/WCDMA 모뎀 원칩의 개발을 발표하였으며 현재 WCDMA, HSDPA 모뎀을 개발 중에 있다.

휴대폰용 디스플레이 드라이버인 LCD구동IC(LDI)는 삼성전자, 토마토LSI 등에서 개발 완료하여 휴대폰에 채용되고 있으며, 카메라 컨트롤 프로세??엠텍비전, 코아로직 등의 벤처기업에서 상용화에 성공하여 휴대폰에 탑재되고 있다.

4. 맺는 말

iSupply 2003 Q3 자료에 따르면 휴대폰 시장 점유율 3위와 5위인 삼성전자와 LG전자는  2001 Q1에 각각 6.5%, 2.3%에서 2003 Q3 10.5%, 5.9%로 시장 점유율이 증가하고 있는 반면, 점유율 1위인 노키아가 37%에서 35% 2% 정도 하락하고 2위 모토로라, 지멘스는 각각 13%, 7% 대를 유지하고 있다. 이러한 점은 국내 휴대폰 생산업체의 생산규모가 꾸준히 증가하고 있다는 증거로 볼 수 있으며, 이대로 가면 삼성은 점유율 2위가 될 수도 있을 것으로 예상된다. 또한, 모뎀, 디스플레이 드라이버, 카메라 컨트롤 프로세서 등 SoC를 비롯한 관련 부품의 국산화율도 꾸준히 증가하고 있어서 50%대에 이를 것으로 보고 있으며, 향후 국산 SoC가 휴대폰에 채용되는 비율이 점차 증가할 것으로 기대한다.

 

 

 


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